AI-Assisted Chip Design: From Dual-LLM RTL Generation to Rapid FPGA Deployment with ARM Corstone

Jack Wu現任滿拓科技股份有限公司（DeepMentor Inc.）共同創辦人暨技術長，專注於Edge AI半導體IP開發，涵蓋系統模擬、IC設計EDA工具與邊緣AI推論優化。研究興趣長期聚焦於RISC-V架構、systolic array NPU設計，以及LLM輔助硬體設計自動化。擁有國立清華大學資訊工程博士學位與國立台灣大學電機工程碩士學位。

隨著晶片設計複雜度持續攀升，傳統EDA流程在RTL撰寫、驗證與除錯上的人力成本已成為新創與中小型IC設計公司的主要瓶頸；而即使RTL完成，從IP到可展示應用系統之間仍存在漫長的整合驗證落差。本演講將分享DeepMentor Inc.如何以AI輔助設計工具打通這條從架構、RTL到FPGA應用的完整鏈路——核心是「OpenCode EDA Edition」，一套結合Claude Opus與本地GLM模型的雙LLM代理框架，用於自動化RTL生成與驗證流程；並延伸至與ARM Corstone的系統整合，實現快速FPGA應用部署。

演講將涵蓋以下幾個層次：

(1) 架構設計——如何運用OpenCode SDK的agent角色（build/plan）與自訂subagent，將架構規劃與RTL實作/驗證的職責分工形式化；

(2) 學術驗證——以IEEE ICDV 2026論文中提出的rv_dpas RISC-V NPU擴展指令為例，展示Algorithm-First設計方法論如何在ZCU-111平台上達成11.6倍INT8 GEMM加速；

(3) 產業實戰——以NPU Accelerator（基於Andes AX46MPV的CGRA-based systolic array NPU）開發過程為案例，說明如何用此雙LLM工作流從8×8 PE驗證逐步擴展到128×128邏輯陣列的完整RTL開發，並在Icarus/Verilator上完成大規模模擬驗證。

(4) FPGA快速驗證——進一步分享如何將此AI輔助開發流程延伸至系統整合層級，以ARM Corstone（如Corstone-101）與自研NPU IP的整合為例，說明如何運用PYNQ overlay等FPGA快速原型技術（於ZCU104平台驗證），在RTL完成後迅速產出可展示、可測試的FPGA應用系統，大幅縮短從IP驗證到客戶端POC（Proof of Concept）demo的時間。

最後將討論這類AI輔助設計工具在IP策略（開源coding rules vs. 保留專有架構know-how）、平台化（EDA MCP server、spec_diff與waveform_query工具）上的取捨，並展望學界與新創在此波AI+EDA浪潮中的合作可能性。